Sur ce répertoire, vous trouverez le travail que nous avons réalisé lors du projet de 2ème Année SEI 2022. Il porte sur la réalisation d'un Z-Buffer en hardware pour ensuite, le synthétiser sur carte FPGA.
Comme vous pouvez le voir, il y a deux grands dossiers.
- Z_buffer_C regroupe le travail sur la première approche du projet avec un algorithme de Z-Buffer réalisé en langage C avec comme bibliothèque graphique SDL2.
- Z_Buffer_RTL qui regroupe toute la description RTL de notre système !
Il aurait été trop simple de glisser le TOP_LEVEL utilisé pour la synthèse sur FPGA cependant il nous a été fourni par M. ROLLAND Robin et étant énormément respectueux et reconnaissant de l'aide qu'il nous a fournie, nous ne nous accaparons pas son travail et le laissons hors de ce répertoire. En le remerciant de nouveau.
Si des questions persistent, il est toujours possible de nous écrire. Ci-dessous, vous trouverez nos adresses électroniques à Clément et moi (Camille). Bonne chance !
Clément : clement.tardy@phelma.grenoble-inp.fr Camille : camille.segall@phelma.grenoble-inp.fr